硅的介电常数是多少(硅的介电常数)

时间：2023-11-13 23:11:10 编辑：流水随风来源：互联网

原子厚度的晶体管

来源：内容由半导体行业观察（ID：icbank）转载自公众号悦智网，作者：Iuliana Radu，谢谢。
如果摩尔定律有什么是能够让人真切感受到的，那就是随着时间的推移，晶体管变得越来越小。在过去10年间，科学家和工程师们将这种趋势发展到了近乎荒谬的地步，他们创造出由单原子厚度材料制成的器件。
这些材料中最著名的当然是石墨烯，它是一种六边形的蜂窝状碳片，具有出色的导热性、电导率、奇特的光学性能和难以置信的机械强度。但作为一种用于制造晶体管的物质，石墨烯并没有真正发挥作用。由于没有自然的能带隙（使半导体具有半导体的特性），它并不适合用于制造晶体管。
相反，科学家和工程师们一直在探索过渡金属二硫化物的相关领域，这类物质的化学分子式都为MX2。它们是由十几种过渡金属（M）中的一种和三种硫属化合物（X，即硫、硒或碲）中的一种组成。二硫化钨、二烯化钼和其他一些材料可以在单原子层中制成（与石墨烯不同）天然半导体。这些材料具有广阔的应用前景，即使如今的硅技术已经基本接近发展的尽头，我们也能将晶体管缩小为原子厚度的组件。
这种想法令人感到兴奋，我和我在比利时微电子研究中心（Imec）的同事们相信，尽管硅材料仍是该领域的主导者，但2D材料会很快出现。我们一直在研究并开发一项技术，将2D半导体应用于硅芯片，增强硅片性能和简化设计。
2D材料制成的器件是值得我们和其他研究人员投入的科学工程，因为这种技术将能够消除当今晶体管所面临的一个最大的问题，即短沟道效应，这是几十年来晶体管持续缩小所带来的结果。
金属氧化物半导体场效应晶体管（MOSFET）是数字器件中的一种，它由5个基本部分组成：源极和漏极；连接它们的沟道区域；覆盖沟道的一个或多个侧面的栅极介电层；以及与电介质接触的栅极。在栅极处施加相对于源极的电压，在沟道区域生成一层移动电荷载体，在源极和漏极之间形成导电桥，允许电流流动。
但是随着沟道变得越来越小，即使栅极上没有电压，漏电流也会不断增加，浪费电能。20世纪的二维设计发展成为如今最先进的处理器中使用的鳍式场效应晶体管（FinFET）结构，就是为了使沟道区域变薄，并使栅极从更多的侧面围绕沟道区域，来对抗这种短沟道效应。由此产生的鳍状结构可实现更好的静电控制。
我们认为，通过替换器件沟道中的硅，某些2D半导体可以规避短沟道效应。2D半导体提供了一个非常薄的2D区域——如果仅用一层半导体，它就和单原子一样薄。由于限制了电流的路径，当器件处于关闭状态时，电荷载流子几乎没有机会偷偷通过。这意味着晶体管可以继续缩小，减少对短沟道效应后果的担忧。
这些2D材料不仅可用作半导体。某些材料，如六方氮化硼，也可以作为栅极介电层，其介电常数与二氧化硅的介电常数相似，直到十几年前二氧化硅才广泛应用于这一领域。用石墨烯代替晶体管的金属部件，可组成完整的晶体管2D材料。事实上，早在2014年，就有不同的研究小组制造出这样的器件。虽然这些原型尺寸很大，但你可以想象我们可以将它们的尺寸缩小到几纳米。
让人感到不可思议的不仅在于全2D晶体管的尺寸可比如今器件的尺寸还小，而且在于电子电路不会是2D材料的首个应用。2D材料可能将会应用在性能要求和面积限制比较宽松的低功耗电路中。
我们在Imec研究的目标是所谓的后端工序制造的电路。芯片的制造分为两部分：前端工序需要许多高温工艺，改变硅自身的属性，例如用掺杂来定义晶体管；后端工序是构建多层互连线，这些互连线将晶体管连接起来，形成电路和提供电源。
随着传统晶体管缩小变得越来越困难，工程师们一直在寻找提升互连层性能的方法。我们无法简单地通过使用常规硅工艺来做到这一点，因为产生的热量会损坏器件和器件下方的互连。因此，许多方案都依赖于能够在相对较低温度下制成器件的材料。
使用2D半导体而非其他候选材料的一个特殊优势是可以同时制造p型（携带正电荷）和n型（携带电子）器件，这是互补金属氧化物半导体（CMOS）逻辑电路的必要条件。CMOS电路是当今逻辑电路的支柱，因为理想情况下，电路只在从一种状态转换到另一种状态时才消耗能量。在我们首选的2D半导体中，我们已经演示了n型晶体管，但还没有演示p型晶体管。但是，这些材料背后的物理学原理清晰地表明，我们制作中可以通过与半导体接触的介质和金属来实现。
如果能同时制造p型和n型器件，就能开发出紧凑的后端逻辑电路，如中继器。中继器对必须在芯片上进行相对远距离传递的数据进行转发。涉及的晶体管通常位于硅层，信号必须先爬上互连层，在互联层向目的地传输一部分距离，然后回到硅层，进行中继后再回到长距离互连层。这有点像汽车驶离高速公路，开到一个拥挤的城市中心去买汽油，然后再回到高速公路上。
长距离互连层附近的中继器更类似于高速公路加油站。它节省了信号垂直双向传输的时间，也避免了垂直互连电阻造成的功率损失。更重要的是，将中继器移到互连层可以节省硅片上的空间来实现更多的逻辑。
中继器并不是2D材料唯一的潜在用途。2D材料也可以用于构建其他电路，如片上电源管理系统、信号缓冲器和存储器选择器。这些电路的一个共同点是，它们不需要器件驱动大电流，因此一层2D材料就可满足。
如果没有与工业标准300毫米硅片相兼容的制造工艺，未来的超小型2D器件和低需求的后端工序电路都无法实现。因此，我们Imec的团队正致力于此，希望开发一种适合所有应用的制造工艺。
第一步是确定最具应用前景的2D材料和器件结构。因此，我们参照先进的鳍式场效应晶体管（FinFET）器件，对各种2D半导体材料和2D场效应晶体管（FET）架构进行基准测试。
由于研究人员对二硫化钼（MoS2）的研究经验最为丰富，因此使用MoS2制作的实验器件取得了最大的进展。实际在去年12月的IEEE国际电子器件会议上，Imec发布了一种MoS2晶体管，其沟道长度只有30纳米，源极和漏极触点只有13纳米。但是经过可用性检验，我们认为MoS2不是最终结果。相反，我们得出结论，在与300毫米硅片技术兼容的所有材料中，用二硫化钨（WS2）制成的堆叠纳米器件具有最大的性能潜力，它可以驱动最多的电流。对于需求较低的后端工序线路应用，我们也得出结论，在半导体沟道区域上下都有栅极的FET结构比只有一个栅极的FET结构性能更加出色。
在得出这个结论之前，我们已经非常了解WS2：我们可以在一个300毫米的硅片上做出一个高质量版本。我们在2018年首次演示了利用金属-有机化学气相沉积（MOCVD）在硅片上生长材料，这是一种通过化学反应在晶片表面生长晶体的常见工艺。我们采用的方法可在整个300毫米晶片上将可控厚度降低到单分子层，即单层厚度。然而，MOCVD生长是以高温为代价的，而在后端工艺中是禁止高温的，因为高温会损坏下方的硅器件。
为解决这一问题，我们先在一个单独的晶片上生长WS2，然后将其转移到已经部分制成的硅片上。Imec团队开发了一种独特的转移工艺，能够将一层只有0.7纳米薄的WS2转移到靶硅晶片上，几乎不会损害2D材料的电性能。
在此工艺中，首先在氧化覆盖的硅片上生长WS2，然后将其放在特殊处理的晶片上。这种晶片上有一层材料，在激光照射下会发生熔化。此外，还有一层粘合剂。将粘合剂侧压在覆盖WS2的晶片上，2D材料从生长晶片上剥离并粘附在粘合剂上。之后，带有2D材料的粘合晶片翻转到靶硅晶片上，靶晶片在实际的芯片制造中已经有了晶体管和几层互连。接下来，通过一束激光照射晶片，将其大部分熔化，只留下靶晶片上的粘合剂和WS2。用化学药品和等离子体除去粘合剂。剩下的就是处理过的硅和附着的WS2，通过范德华力加以固定。
这种工艺虽然复杂，但却十分有效。当然，还有很大的改进空间，最重要的是减少晶片表面不必要的颗粒造成的缺陷，同时消除边缘的一些缺陷。
2D半导体材料制成后，就可以开始制造器件了。我们在这方面已经取得了胜利，但仍存在一些重大挑战。
也许最关键的问题是如何处理WS2中形成的缺陷。这种缺陷严重降低了2D器件的性能。在一般的硅器件中，电荷会在栅极电介质和沟道区域之间的接口缺陷中被捕获。当电荷试图穿过器件会在接口附近散射电子或空穴，造成速度减慢。在二维半导体中，由于接口是沟道，散射问题更加明显。
硫空位是影响器件沟道区域的最常见缺陷。Imec正在研究不同的等离子体处理如何减小这些空位化学反应，从而减小晶体管性能改变的倾向。我们还需要防止单层生长后出现缺陷增加。如果WS2和其他2D材料存在缺陷，则会迅速老化并进一步退化。氧攻击硫空位会造成附近出现更多空位，使缺陷面积变得越来越大。但我们发现，将样本储存在惰性环境中，可以有效防止空位增多。
半导体的缺陷并不是我们在制造2D器件时遇到的唯一问题。在2D表面上沉积绝缘材料形成栅极电介质才是一项真正的挑战。WS2和类似的材料缺乏悬空键，不利于将电介质固定在表面上。
我们的团队目前正在探索两种可能的有效途径：
一种是降低生长温度的原子层沉积（ALD）。在ALD中，一种气体分子吸附在半导体的暴露表面，形成单层。然后加入第二种气体，与吸附的第一种气体发生反应，形成精确的原子物质层，如介电二氧化铪。即使没有化学键，在低温下采用这种工艺也能够提升气体分子粘附在WS2表面的能力。
另一种方案是使用非常薄的氧化层（如氧化硅）来增强ALD，以帮助ALD层的成核生长。采用物理沉积方法（如溅射或蒸发）沉积极薄的硅层；然后再进行氧化，完成一个常规氧化栅的ALD沉积。我们使用蒸发法取得了良好的成果。
制造优质2D器件的另一项挑战是选择合适的金属作为源极和漏极触点。金属的性能可改变器件的特性。从金属中提取电子所需的最低能量这一参数，表示注入触点电子及空穴的差异。因此，Imec小组筛选了多种金属，与WS2纳米片接触。我们发现，在n型器件中，使用镁触点可以获得最高的通流，而镍或钨等其他金属也不错。我们将为未来的p型器件寻找多种金属。
尽管存在这些挑战，但是我们已经能够判断器件性能的上限，以及规划实现这一目标的路径与方法。
作为一个基准测试，Imec团队使用了与之前描述类似的双栅极器件。我们用小的、自然剥离的WS2薄片制造器件，这种薄片的缺陷比晶片大小的半导体要小。对于这些实验器件，我们测量的电子迁移率高达每伏特秒几百平方厘米，几乎与晶体硅相持平，而且接近理论预测的2D材料的最大值。由于在自然材料中发现这种优异的迁移率，因此我们有信心在300毫米晶片上的合成材料也可以达到这一目标（目前这种材料只能达到每伏特秒几平方厘米）。
对于未来二维半导体发展的主要挑战，我们的团队已有一个明确的解决方案。例如，我们知道材料如何生长并转移到300毫米的靶晶片上；我们知道如何整合关键的栅极电介质；我们正致力于将器件电荷载流子的迁移率提高到与硅相当的水平。
但是，正如我们所指出的，目前的技术中仍然存在一些重大问题。这需要加强工程努力，以及在本质上增加对这类新型2D材料的了解。解决这些挑战将有助于把高性能器件缩小到原子层，不过，在我们继续缩小硅片的过程中，这些器件也可能首先实现一些指标需求不高的新功能。
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IGBT——寄生电容和电感简述

关于IGBT的内部寄生参数，产品设计时对IGBT的选型所关注的参数涉及到的寄生参数考虑的不是很多，对于其标称的电压、电流和损耗等关注的比较多。当然针对不同的应用场合，所关注的方面都不不尽相同，比如大功率的大电流大电压中对于杂散电感Ls的关注就比较多，而小功率中可能就不会太看重。今天我们就来聊聊IGBT中涉及到的寄生参数。

首先，我们再来看一下IGBT的实际等效电路：

上图是考虑内部结电容的IGBT等效电路，这里我们用G\D\S来表示栅极、漏极和源极，图中栅-源极间电容为 CGS，栅-漏极间电容(反馈电容)CGD由交叠氧化电容COXD以及耗尽层电容CGDJ串联构成，其中CGS、COXD都为固定值，而CGDJ随耗尽层宽度即外加电压的大小而变化。

那我们应该如何来提取这些参数呢？

由于IGBT内部存在结电容，当对其施加一定dv/dt时，内部电容充、放电都会产生位移电流，这时即使IGBT栅极电压低于门槛电压处于关断的状态，在其端口也可以测量到内部电容的位移电流。对采用恒流源电路对关断下的IGBT栅极电容充电，分析其关断波形，利用基本的电工原理，可以提取得到IGBT栅极参数包括：电容CGS、COXD、门槛电压VT、跨导KP以及栅-漏极交叠面积 AGD。

求解公式如下：

式中，AGD为栅-漏极交叠面积；εSi为硅的介电常数；q为电子电荷量；NB为基区掺杂浓度V为外加电压；VGS为栅极电压。

寄生电感，分别是各极的引线电感，等效分布电感图如下：

各寄生电感两端的电压均遵循电工基本原理，与电感值和电流变化率成正比，分别测量IGBT每个引脚两端的电压变化及电流变化率

变可以根据下式求得相应的寄生电感

L=ΔV/(di/dt)

杂散电感也是我们理解尖峰电压产生机理的关键所在。

IGBT的寄生参数对于其工作机理有很大的关系，就比如我们上次所说的驱动功率的计算，大家可以在实际应用中多关注一下，比如Datasheet中标注的寄生电容以及寄生电感。

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集成的层次和环节

来源：内容由半导体行业观察（ID：icbank）转载自公众号SiP与先进封装技术，作者：Suny Li ，谢谢。
导读
集成，integration，是指将不同的功能单元汇聚到一起，并能实现其特定功能的过程，集成多指人类的活动，集成电路、系统集成是比较常见的名词。
这篇文章，我们从层次-Level和环节-Step两个方面来剖析现代电子集成技术。
集成的层次
电子系统的集成主要分为三个层次（Level）：芯片上的集成，封装内的集成，PCB板级集成，如下图所示：
芯片上集成的基本单元是晶体管Transistor，我们称之为功能细胞 (Function Cell)，大量的功能细胞集成在一起形成了芯片。
封装内集成的基本单元是上一步完成的裸芯片或者小芯片Chiplet，我们称之为功能单元 (Function Unit)，这些功能单元在封装内集成形成了SiP。
PCB上集成的基本单元是上一步完成的封装或SiP，我们称之为微系统(MicroSystem)，这些微系统在PCB上集成为尺度更大的系统。
可以看出，集成的层次是一步步进行的，每一个层次的集成，其功能在上一个层次的基础上不断地完善，尺度在也不断地放大。
到了PCB这一层次，电子系统的功能已经比较完备，尺度也已经放大适合人类操控的地步，加上其他的部件，就构成了人们最常用的系统——常系统 (Common System)，例如我们每天接触的手机或电脑。
芯片上的集成
芯片上的晶体管之所以被称作功能细胞，因为它是不可再分的最小功能单位。
功能细胞的数量也成为系统先进性的重要标志，人体的细胞数量为40~60万亿，系统如果要想真正成为像人一样智能的系统，其包含的功能细胞或许也要达到相同的量级。
为了集成更多的功能细胞，晶体管只能越做越小。现在的晶体管尺寸可能只有最初晶体管刚发明时尺寸的亿万分之一，而其基本功能却是没有变化的。
芯片上的集成，首先要制造出功能细胞，并将它们集成在一起，这些作为功能细胞的晶体管是怎么制造出来并集成在一起的呢？从极简的视角来说，我们需要了解三类材料和三类工艺。
导体、半导体、绝缘体
虽然芯片上的材料非常多，现代集成电路中用到的材料几乎要穷尽元素周期表，所有的材料可以分为三大类：导体、半导体、绝缘体。
导体负责传输电子，绝缘体负责隔离电子，其中最重要的自然是半导体，因为它是可变的，它有时候变成导体（导通），允许电子通过，有时候可变成绝缘体（关断），阻隔电子通过。并且，这种变化是可控的，通过设计特别的结构，并施加电流或者电压来控制。
在导体中，导带与价带重叠，其中不存在禁带，电子容易产生移动，在外加电场下形成电流；在半导体中，少部分电子可以跃迁到导带，并在外加电场下形成电流；在绝缘体中，电子无法越过禁带，因而无法形成电流。
加工艺，减工艺，图形转移制造芯片的工艺很多，完成一颗芯片制造的工艺流程多达上千种，这些工艺可以分为三大类：加工艺，减工艺，图形转移。加工艺简单来说就是在基底上增加材料，例如，离子注入，溅射、化学气相沉积CVD，物理气象沉积PVD等都可以归类为加工艺。减工艺简单来说就是在去除材料，例如刻蚀，化学机械抛光CMP，晶圆整平等都可以归类为减工艺。图形转移是三类工艺里面最多且最难的，因为每一步的加工艺或者减工艺基本都要以图形转移为依据。图形转移就是将设计的出来的图形，转移的晶圆上，涉及到的是掩膜、光刻、光刻胶。图形转移其实也是人类思维和智慧的转移。每一步的加工艺或者减工艺前后都需要进行图形转移，这样才能将特定的图形制作在芯片上。这些图形多层叠加，将半导体、导体、绝缘体三类材料组合在一起形成特定的立体结构，在晶圆平面创造出功能细胞，实现了相应的功能。三类材料 + 三类工艺就能造就如此复杂的芯片，也真应了古人讲的“一生二，二生三，三生万物”。数千道工序之后，芯片上集成的产品是晶圆，晶圆被切割后就形成了芯片Chip或者芯粒Chiplet，为下一个层次的集成做准备。
封装内的集成
并非所有的芯片或者芯粒都需要在封装内进行集成，单芯片也可以直接封装并应用在PCB板上。然而，随着摩尔定律日渐失效，封装内的集成越来越受到重视，SiP、先进封装、Chiplet、异构集成、2.5D、3D等概念日益成为业内关注的焦点，封装内的集成终于迎来了春天。封装内集成不会用到半导体的特性，因此封装内集成所用的材料主要分为两大类：导体和绝缘体，集成的主要目的就是将上一层次（芯片上的集成）所完成的芯片或芯粒在封装内集成并进行电气互联，形成微系统。最初的封装都是单芯片的，并没有集成的概念，传统的单芯片封装的主要作用有三个：芯片保护、尺度放大、电气连接。以SiP为代表的多芯片封装在传统封装的基础上又增加了3个功能：提升功能密度，缩短互连长度，进行系统重构。封装内的集成缓解了芯片上集成的压力，从而被看作延缓摩尔定律终结的神兵利器。封装内的集成由于不需要制造功能细胞(Transistor)，而只是将功能单元(chiplet)组装起来，因此其集成的难度被芯片上的集成要低不少。封装内集成的另一个特点就是灵活度高，可分为2D、2D+、2.5D、3D、4D五种集成的维度（详见：集成的尺度和维度）。封装内集成的结果就是形成以SiP、先进封装为代表的功能单元，我们可以称之为微系统。
PCB上的集成
从电子集成的历史来说，PCB上的集成应该是最早出现的，PCB的出现比封装早了11年，比集成电路早了22年。PCB出现之前，元器件都是用电线直接连接的，除了非常凌乱，集成密度也是难以提升的。虽然和集成电路以及封装相比，PCB出现的历史最早，但由于受封装尺寸和封装引脚密度的制约，PCB上集成技术的发展相对比较缓慢，从最初的单面板发展到双面板、多层板，组装工艺也由插装式发展为表面贴装T，组装密度也越来越高。今天，PCB上基本都是双面安装元器件，板层也能达到几十层，高密度HDI板、刚柔结合板，微波电路板，埋入式器件板等都在广泛应用。和封装内的集成一样，PCB上集成也不会用到半导体的特性，因此所用的材料主要分为两大类：导体和绝缘体。集成的主要目的就是将上一层次（封装内的集成）所完成的微系统模块再次集成并进行电气互联，并和其他部件一起，形成常系统，例如我们常用的手机和电脑。
集成的环节
上面我们讲述了电子系统的集成的三个层次：芯片上的集成，封装内的集成，PCB板级集成。每一个层次的集成，都分为不同的环节。
芯片上集成的环节
芯片上的集成主要分为两大环节：器件制造和金属互连，也称为前段工艺FEOL和后段工艺BEOL。
器件制造（前段工艺）
器件制造就是在单晶硅片上通过光刻、刻蚀，离子注入，溅射、化学气相沉积，物理气象沉积、化学机械抛光、晶圆整平等工艺步骤，制造出被我们称为功能细胞的晶体管、电阻、电容、二极管等。现在的5nm工艺可以在1mm²毫米的面积上制造出超过1亿只以上的晶体管。
晶体管的制造过程，主要包括隔离、栅结构、源漏、接触孔等形成工艺，一般称之为前段工艺（FEOL, Front End of Line)。
单晶硅通过离子注入可形成，N、N+、N-，P、P+、P-等多种不同参杂浓度的半导体，多晶硅则作为栅极或者电阻使用。
下图所示为FinFET晶体管在显微镜下的照片，其中较高的白色横梁为栅极G，矮横梁为Fin，其宽度约为栅极宽度的0.67倍，栅极的两侧为源级S和漏极D。
金属互连（后段工艺）
晶体管层制造好后，通过钨等金属制造接触孔contact连接晶体管和首层布线，然后通过多层金属布线和过孔进行电气互连，早先的芯片用铝布线，现在的芯片多用铜布线。用于连接晶体管等器件的多层金属布线的制造，主要包括互连线间介质沉积，金属线的形成，引出焊盘形成，一般称为后段工艺（BEOL, Back End of Line)。金属互连中采用的导体有钨、铜、铝等金属，绝缘体则有氧化硅，氮化硅，高介电常数膜，低介电常数膜，聚酰亚胺等。下图所示为芯片上的金属互连线在显微镜下的照片，可以看出多层布线结构，目前的工艺可以支持超过10层以上的金属布线。越是先进的集成电路工艺，由于结构尺寸越来越小，各种效应层出不穷，为了解决这些效应，制造出功能正常的晶体管，所用的元素种类越来越多，几乎是一场穷尽元素周期表的运动。下图给出了前段工艺FEOL和后段工艺BEOL的结构示意图，先在硅基底上制造晶体管，然后通过金属互连将它们连接起来并引出到芯片的PAD。
封装内集成的环节
早先的封装比较简单，主要起着芯片保护、尺度放大、电气互连的作用。其示意图大致如下，通过键合线Bond Wire将芯片的PAD连接到封装基板或者引线框架，然后再连接到外部引脚，通过引脚的排列方式，可分为BGA，CGA，QFP，LCC，SOP，DIP等多种封装形式。
传统的封装由于内部结构比较单一，都是用键合线将芯片引脚连接的引线框架或者基板，而外部引脚排布方式却多样化，因此人们谈论起封装，津津乐道的就是其外部的各种封装形式。因此我们说：传统封装重外不重内。而到了SiP和先进封装时代，这种情况发生了巨大的改变，SiP和先进封装其外部封装形式逐渐统一到引脚排布更多、互连密度更大的BGA，CGA等封装形式，而封装内部由于有了集成的功能，其结构变得越来越复杂，人们对封装的关注逐渐由外部的封装形式转变为内部的封装结构。因此我们说：先进封装重内不重外。为了提高封装内的功能密度，需要在封装内集成更多的功能单元，传统的键合线连接方式已经无法满足要求，人们发明出多种多样的先进封装技术，下面我们就看看其中最为典型的技术。芯片上的RDL和TSV制作在芯片表面布线，通过RDL (Redistribution Layer) 重新布线层将PAD连接到占位更宽松的位置并制作凸点Bump，我们称之为XY平面的延伸。然后通过Bump，芯片就可以直接安装在基板上了，这种工艺被称为倒装焊 Flip Chip，看看下面的图，你就会明白为啥叫倒装了。倒装焊工艺出现于上世纪60年代，和键合线基本是同时代的产物，历史已经很久了，我一般不称之为先进封装。倒装焊芯片由于无法堆叠，因此无法进行Z轴的延伸，人们就发明出了能打穿整个芯片体的通孔技术，被称作TSV（Through Silicon Via）技术。TSV有许多工艺难点需要克服，我认为最需要解决的是TSV的位置选择和孔径缩小。因为TSV需要穿过整个芯片体，位置选择不好就会损坏内部的电路连接和晶体管，所以位置选择很重要。孔径的缩小也是为了尽可能少占芯片上的空间。毕竟1mm²面积可以安放一亿只以上的晶体管，弄不好几个亿一下子就没了。不过，现在的TSV技术的发展也日益强大，据称可以在1mm²面积蚀刻出多达一百万个TSV，完全能满足高密度互连的需求。下图就是芯片上的TSV示意图，通过TSV可将芯片上下表面通过金属导体连接起来，为芯片堆叠做好了准备。在芯片上制作TSV实在是太难了，只有头部的Foundry厂可以做，这种TSV通常被称作3D TSV。为了进一步提高集成度，人们又发明出了在硅基板Interposer上制作出TSV，被称作2.5D TSV。Interposer上的RDL和TSV制作Interposer被称为硅转接板，插入器，可以提供比普通基板更高的互连密度。下图所示为典型的硅转接板，上面3层金属，下面2层金属，中间通过硅通孔连接，我们称之为3+2结构。Interposer上的TSV通常比芯片上的TSV尺寸大一些、密度小一些，制作难度也要低一些，目前OSAT封测厂可以加工的就是此类2.5D TSV。制作好Interposer，我们就可以将芯片或者芯粒安装在硅转接板上了。如下图所示，因为结构上包含了3D TSV和2.5D TSV，因此我们称之为2.5D+3D先进封装。Substrate上的互连线路制作下一步，我们还需要制作封装基板Substrate，封装基板的材质种类比较多，可分为有机基板和陶瓷基板。有机基板是由有机树脂和玻璃纤维布为主要材料制作而成，导体通常为铜箔。有机树脂通常包括：环氧树脂（FR4），BT树脂（双马来酰亚胺三嗪树脂），PPE树脂（聚苯醚树脂），PI树脂（聚酰亚胺树脂）等。陶瓷基板相对有机基板有更好的机械性能和热性能，通常包含HTCC、LTCC、氮化铝等陶瓷基板。下图所示为典型的有机基板结构，中间4层为Laminate层压法制作，上下表面的2层为Buildup积层法制造，我们称之为2+4+2结构。封装基板一般顶部安装器件，底部通过BGA和PCB连接。器件装配及封装下面，我们将Chiplet、Inteposer、Substrate组装起来，并采用先进封装工艺进行处理，就形成了完整的先进封装。封装内集成的结果具备了系统的功能，并且体积微小，我们可以称之为SiP或者微系统。
PCB上集成的环节
芯片在封装内集成完成后，尺寸还不够大，另外有些分立元器件、例如大的电容、变压器等也无法集成到芯片封装内部，因此，对于电子产品来说，PCB始终是必不可少的。
PCB互连线路的制作
PCB的制造工艺和有机基板类似，其布线密度没有有机基板高，结构也相对比较简单。
PCB上多采用通孔结构，虽然现在高密度HDI板也采用了盲埋孔结构，但通孔由于结构简单，成本低廉，在PCB中得到了普遍的应用。
下图所示为6层通孔结构PCB，通过PCB，可将器件固定并进行电气互连。
PCB上元器件装配
PCB加工好后，需要将封装好的元器件组装在PCB上，如下图所示，并通过PCB对外接插件和外部设备相连。
从Transistor到PCB的全图
下面，我们给出一张从晶体管（Transistor）到PCB的集成全图，如下所示：
（这张图建议读者保存，因为这张图可能是业内第一张从晶体管到PCB的5级电路集成全图，由Suny Li手工绘制。因为是示意图，并未严格按照比例绘制，实际上，从晶体管到PCB，尺寸扩大了约1000000倍）
晶体管（NMOS或PMOS）在硅基底上制造完成后，通过接触孔连接到芯片上的金属布线，再连接到芯片的Pad，然后通过RDL连接到3DTSV，通过uBump连接到硅转接板上的RDL和2.5DTSV，再通过Bump连接到封装基板，然后通过封装基板上的连线和过孔连接到BGA，最后连接到PCB上的布线和过孔。
从晶体管到PCB，完整的5级电信号通路如下：
Transitor→Contact→Copper→Pad→RDL¹→3DTSV→uBump→RDL²→2.5DTSV→Bump→Trace¹→Via¹→BGA→Trace²→Via²→PCB在集成电路芯片上，人类通过晶体管实现了功能的创造，在SiP或先进封装上实现了功能的重构和尺度的放大，在PCB上进一步进行功能的重构和尺度的放大。从晶体管到PCB，尺度放大了一百万倍，可以和人类自身的尺度相匹配。最终，PCB和其他的部件有机地组合在一起，成为了现代人手中随时随地可以操作的手机和工作中基本无法离开的电脑。
*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
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